一、未来封装是驱动摩尔定律的核心驱动力
1、半导体产业链和摩尔定律
（1）半导体产业链自上而下分为芯片设计、晶圆代工、封装和测试四个环节。
设计公司研发人员首先完成芯片的寄存器级的逻辑设计和晶体管级的物理设计，验证通过的电路版图交付给代工厂；
晶圆代工厂专门从事半导体晶圆制造生产，接受IC 设计公司委托制造，自身不从事设计，其产品是包含成百上千颗晶粒（每颗晶粒就是一片IC）的晶圆；
封装厂通过多道封装工序引出晶粒I/O 焊盘上的电子信号并制作引脚/焊球，实现芯片与外界的电气互连；
测试环节是IC制造的一步，作用是验证IC 是否能按设计功能正常工作。
图：半导体产业链
（2）半导体行业摩尔定律指出，单位面积芯片上集成的晶体管数每隔18 个月增加一倍（芯片面积减小50%），其背后驱动力是行业对高性能、低功耗芯片的不断追求，并导致芯片不断小型化，同时从降低芯片流片成本、节约电路板空间考虑也要求芯片面积缩减。
纳米级工艺制程降低可降低集成电路的工作电压和CMOS 晶体管驱动电流，从而减少功耗，同时小尺寸的器件减小了晶体管和互连线寄生电容，提高了芯片的工作频率和性能。
图：半导体工艺与I/O
密度趋势图
2、从PC
→NB →手机/平板→可穿戴设备，半导体产业小型化需求不减
（1）PC、笔记本电脑、手机/平板等传统消费电子产品的工业设计美观性、便携性、功能性以及电池续航时间的消费需求驱动半导体元器件产业不断朝小型化、低功耗方向发展。
（2）未来电子行业的发展方向是可穿戴设备和 MEMS（微机电系统），可穿戴设备/MEMS 自身产品特性和应用场合（可穿戴设备要求轻薄化和智能化，MEMS 工作在微小空间）对半导体元器件小型化的要求进一步加大。
苹果 iWatch 包含无线/蓝牙、生物感测、电源管理和微控制器等模块，屏幕表面弯曲且尺寸不超过1.5 英寸，电路板芯片布局布线难度增加，同时还需要考虑和iPhone 相同的电池使用时间问题，小型低功耗芯片解决方案；
MEMS 是集微型传感器和执行器于一体的微型机电系统，广泛应用于消费电子、生物医疗、汽车电子和军工领域，如iPhone/iPad 中使用的加速度传感器和陀螺仪，进行外科手术必备的微型机器人和汽车发动和刹车系统中使用的压力传感器。
3、晶圆制程接近极限已难驱动摩尔定律
（1）目前能够实现量产的晶圆代工制程为20nm，但已接近硅材料和芯片加工工艺的物理极限，未来进步空间有限，博通公司CTO 在IEDM 国际电子元件会议上称现有半导体制程将在5nm 阶段达到极限。
5nm 制程对应约10 个硅原子的直径宽度，该情形下CMOS 晶体管介电厚度非常薄，容易发生“隧穿效应”（电子穿过栅极产生漏电流），破坏晶体管的工作特性；
由于掩膜板图案条纹更细，关键工艺步骤光刻（Lithography）将产生更加严重的衍射问题，使电路图形转移时产生圆弧变形，光学邻近效应矫正工具（OPC）解决制程下的衍射问题已非常困难。
（2）晶圆代工属于重资产的资金密集型行业，购买设备所需投资额巨大，从开发更制程（更小的工艺特征尺寸）的角度使芯片面积缩小的的性价比在变低。
制程继续发展要求代工厂购买控制精度更高的光刻机、刻蚀机和化学沉淀等关键设备（占比总投资成本80%）以适应半导体新工艺、新材料和新结构。
图：各制程下晶圆代工生产线投资成本，百万美元
4、未来封装将成为驱动摩尔定律的核心驱动力
（1）芯片面积可分为裸芯面积和封装增量面积两部分，传统封装的封装效率（裸芯面积/基板面积）较低，存在巨大改进空间以解决裸芯面积受限于制程极限后的芯片小型化问题，理想情况下封装效率可接近100%。
图：传统封装技术效率
（2）晶圆代工是纳米级微细操作，理论上新出现制程可以让芯片面积减半，但在实际设计实现过程中面临更加复杂的布局、布线等问题，面积缩减难达50%，芯片侧面引脚/底部焊球间距通常为几百微米，因而封装是微米级操作，效率高的封装技术对缩小芯片效果更为直接和明显。
QFP 封装效率高为30%，面积减少70%，同理DIP、BGA 芯片面积至少减少93%和50%。
（3）封装是于上世纪 90 年代陆续出现的能够处理I/O 引脚数大于100 或引脚/焊球间距小于0.5mm的芯片的新型封装技术。
（4）封装的优势在于芯片面积小、厚度薄、散热性好、性能强，方便实现多芯片或系统集成以实现复杂功能，同时可降低封装成本。
二、半导体鼓励政策，国内封装必然受益
1、积极扶持国内半导体产业
工信部将牵头成立规模达1200 亿的集成电路扶持基金（出资人为财政部、社保基金等），重点支持芯片制造、芯片封装、芯片设计和上游生产设备领域，此外展讯高层于去年12 月透露，将在未来10 年内投资1 万亿将我国打造成半导体大国。
图：我国集成电路行业销售收入趋势图，亿元
2、封装环节是扶持重点
（1）对比芯片设计和制造，芯片封装行业具有投入资金小、建设速度快的特点，依靠成本和地缘优势，国外产能向大陆转移明显，芯片封装是全球半导体产业链上国内企业涉足多的环节。
国内仍以中低端通用 IC
为主，高端IC
仍需依靠反向工程，晶圆代工厂从日本和欧美地区采购的设备对应制程相对落后（中芯国际目前能够量产的工艺为40nm），全球市场切入程度有限；
国内封装行业起步早，发展迅速，2013
年大陆封测产值为167 亿美元（全球封测业产值251 亿美元，其中封装占比约80%），全球市场份额达67%。
（2）颁布多项政策积极鼓励和发展半导体封装环节。
《信息产业科技发展“十一五规划”和2020 年中长期规划纲要》提出重点发展集成电路关键技术，包括 MEMS 技术和新型、高密度集成电路封装测试；
2011 年工信部和商务部将线宽65nm 以下的芯片封装归入当前发展的高技术产业领域；
2011 年《集成电路产业“十二五”发展规划》指出大力发展封装和测试技术，推进高密度堆叠型3D 封装产品进程，支持封装工艺技术升级和产能扩充。
3、封装渗透率不及
10%，发展空间巨大
（1）国内普通封装企业两千余家，但大部分从事中低端产品封装，国内具备封装能力的只有长电科技、南通富士通、华天科技等不到10 家企业。
国内大部分半导体封装公司主要生产中低端产品如DIP、SOP、TSOP、QFP、LQFP 等，与国际封装技术相比，无论是封装形式还是工艺技术都存在差距。
（2）目前封装只占比总封装产值 5-10%，IC 轻薄和小型化、高性能、高可靠性、低功耗、短开发周期以及系统集成等需求将推动封装渗透率进一步提高。
（3）2016 年采用FC、WLCSP、SIP 和3D IC等技术的封装产品出货量预计将超过3000 万晶圆，假设封装价格300 美元/片，市场规模将超90 亿美元。
图：封装晶圆出货量，百万片
4、下游电子巨头纷纷采用，行业进入加速期
电子巨头们为了提高芯片性能，降低成本，微小化（可穿戴设备的发展），越来越多的开始采用封装。
（1）苹果手表为了多芯片集成开始采用 SIP；
（2）NXP 等智能卡芯片今年开始大规模采用WLCSP 封装；
（3）台湾逻辑驱动电路巨头开始采用台湾南茂的封装（晶圆级封装）；
（4）LED 采用Flip Chip（配合TSV）成本优势巨大，三星已在LED TV 背光源开始使用倒装芯片，台湾晶电、璨圆、新世纪接到订单。
三、封装下游应用各不相同，本质都是“点替代线”的连接
1、封装的本质是以“点替代线”实现电气互连
（1）封装的本质是：实现电气互连
封装重要目的是实现芯片焊区同封装外壳的I/O 端或者封装基板金属布线区的有效电路连接。
图：封装的本质：连接微米级别的PCB和纳米级别的ICs
（2）封装的本质是电气互连，在芯片小型化和高效率的需求驱动下，封装的发展方向是“以点替代线的连接”，完成“点的连接”的核心工艺是TSV 和Bumping（Copper
Pillar）。
封装技术更新的驱动力是使封装器件微型化、低成本和高性能，从芯片互连技术角度看，封装技术发展路径是，代WB 技术，第二代TAB 技术，第三代FC 技术，第四代TSV 技术，这是电气连接技术“点替代线”思路的体现；
引线键合是空间操作，点对点连接是平面操作，点代替线可以使连接电路的空间分布更加简单，从而减小封装体积；点替代线可以充分利用芯片的自身面积，可以减小封装面积，实现微型化；
此外，Bumping 技术是可以批量生产的，而键合技术如WB 或者TAB只能对单个芯片操作，因此点替代线可以实现晶圆级封装WLP，从而大大减少封装成本；
点对点连接，可以缩短连接电路长度，减少系统寄生电容干扰、电阻发热和信号延迟，提高模组性能。
2、TSV
和Bumping（Copper Pillar）是决定封装的核心制程
（1）TSV（Through Silicon
Via，硅通孔）工艺通过在晶粒内部打垂直通孔并填充金属（Cu/W），将晶粒正面焊盘上的I/O 信号引至背面，从而实现3D IC内部各层晶粒间的垂直互连，是SiP/3D 封装中的关键工序。
TSV 制造工艺包括通孔制造，绝缘层、阻挡层制备，通孔金属化，芯片减薄，技术难度远大于传统Wire
Bonding 技术；
从纵向看，TSV 将晶粒的电气连接端口限制在一个“点”（WireBonding 则需用“线”将端口引出），减小了3D
IC的水平面积，同时TSV 实现晶粒垂直互连不需要像Package on Package 等3D 封装使用基板，减少了芯片厚度，从而使芯片的三维封装密度达到较大；
TSV 技术是实现相邻晶粒间垂直互连的较短连接方式，可降低芯片功耗，提高运行速度；
高“深宽比”（通孔深度/直径）的TSV 可以减小通孔群在硅片上的占用空间从而缩减芯片面积，目前业界可以做到10:1，20:1 的TSV 是下一代技术发展方向，但需解决孔径过小带来的信号完整性问题；
TSV 技术的应用领域包括影像传感器、MEMS、堆叠式DRAM、NAND
Flash、逻辑芯片、多核CPU 和DSP 等，消费电子产品小型、轻薄化以及性能不断增强的需求将推动TSV 技术渗透率不断提高。
图：TSV 封装渗透率不断提高
（2）Bumping 技术通过在芯片表面制作金属凸点提供芯片电气互连的“点”接口，反应了制程以“点替代线”的发展趋势，广泛应用于FC、WLP、CSP、3D 等封装。
加工时首先在晶圆上生长钝化层，然后用 Ti/Ni在其上制作金属层UBM，利用焊接/电镀在UBM 上生长出铅锡合金球/金球形成Bumping；
提供了芯片之间、芯片和基板之间的“点连接”，由于避免了传统Wire
Bonding 向四周辐射的金属“线连接”，减小了芯片面积（封装效率100%），此外凸块阵列在芯片表面，引脚密度可以做得很高，便于满足芯片性能提升的需求；
Copper
Pillar 是Bumping 互连技术中的一种，用铜柱替换金属球作为芯片表面的电气接口，由于相邻铜柱轴间距很小（目前Amkor 为50 微米），因而I/O 引脚密度可以做的更高，芯片尺寸可进一步缩小。
图：Copper
Pillar 外观示意图
3、Flip
Chip+TSV 封装：将带来大功率LED 封装技术革命
（1）LE 封装技术由传统Lamp LED 垂直式逐步发展到当前主流的SMD
COB集成式。
（2）LED 芯片的光电转换效率为20%左右，其他能量转换为热能，而较高的环境温度将会缩短芯片寿命，这使LED 在大功率器件中面临着散热问题。
图：LED
散热模组示意图
如上图所示，LED 散热途径主要有4 个途径，1、是指通过热辐射形式直接向空气散热；2、是通过封装基板以热传导形式向散热底座，再向环境散热；3、是指通过金属线直接向环境散热；4、是通过金属导线向散热底座，再向环境散热。
前三个途径散热能力有限，通过金属线向散热底座热传导是主要散热途径。
（3）Flip
Chip+TSV 封装技术分别在发光层向封装基板热传导、封装基板到散热底座热传导两个环节改进LED 模组的散热性能。
（4）全球 90%以上的LED 衬底材料是蓝宝石，具有较差的导热性和良好的透光性，Flip
Chip 封装形式将衬底朝上、电流扩散层朝下，改善了透光效率和散热效果。
发光层与封装基板间的蓝宝石衬底热阻较高，其导热系数为30-40W/m*K，单晶硅为150-200W/m*K，铜为400W/m*K 左右，因此正装LED 中位于发光层和封装基板之间的蓝宝石衬底会降低整个LED 模组的散热性能；
在传统的正装LED 封装结构中，由于p-GaN 的导电能力有限，要求在其表面沉淀一层电流扩散金属层；芯片发光从p-GaN 层出光，电流扩散金属层主要由Ni 和Au 组成，会吸收30-40%光线，会降低芯片的出光效率，若降低电流扩散层的厚度以增加其透光性，则反过来会限制其扩散大电流的能力，进而制约了LED 芯片的工作功率；
正装 LED 芯片的器件功率、出光效率和散热性均不可能是优。Flip
Chip 倒装封装技术，将芯片上下倒置，透明的蓝宝石衬底位于发光层上方，电流扩散金属层在发光层下方，很好的解决透光效率和散热问题；
另外，Flip Chip 形式封装无需电极金线连接，可以将封装体积做得更小。
（5）TSV 技术通过将硅基板打孔，然后长铜，直接穿过硅基板连接到散热底座，大大的改善了硅基板的热传导能力。
COB 封装结构中，热量是通过两根电极金属线传向电路板，散热能力有限；
TSV 结构中，可以增加硅基板中通孔数量，散热能力显著提高。
（6）此外，Flip Chip+TSV 用于LED 封装可以大幅降低LED 芯片封装成本。
注：1-LED
晶片，2-硅片，3,7,10-绝缘保护层，4,-玻璃壳体，5-P 电极，6-N
电极，8,-焊球或金属凸点，9-金属线路层
4、Sip+TSV：为穿戴电子和MEMS器件提供多功能化、微型化解决方案
（1）穿戴电子是在消费电子领域继智能手机和平板电脑之后的广阔市场，微型化、功能多样化需求和紧贴人体皮肤的要求促使穿戴电子产品在功耗、体积、散热方面需要更大的改进。
穿戴电子经过数十年的发展，在产品便携性、工业设计方面已有较大突破，Google
Glass、Jawbone、Fitbit、三星Gear 等大量产品的推出表明各大厂家对该领域的重视和消费者对该类产品是有需求的。
（2）未来穿戴电子产品除了有拍照、时间、播放音频、看电子书等功能，还有通信芯片、陀螺仪、计步器、心率、血氧等生物传感器、温度、气压、海拔等环境传感器，基础芯片数量大幅增加。
图：MEMS
传感器在健康医疗电子的应用
（3）MEMS 传感器将信号采集、信号处理和信号执行一体化，是多芯片系统，
比传统传感器更小、更独立。
（4）功能多样化意味着在更高的元器件密度，减小单个传感器体积、节省功能模组间的空间是两条可行的路径，SiP+TSV 等封装技术可以提供微型化封装解决方案。
SiP 封装能够将基于不同的半导体制程和工艺的、不同功能的芯片（包括处理器、储存器等）和传感器集成封装，大大的减少了封装模组的体积。
TSV 从本质上来看不是一种封装方案，是一种重要工具，TSV 彻底改变了传统芯片间引线连接方式，允许半导体裸片、基板间能以更高密度互联在一起。
5、WLCSP+TSV：控制中低端影像传感器封装成本的利器
（1）影像传感器（CIS）广泛应用于手机、笔记本电脑、数码相机、汽车电子、安防等领域，作用是将光学图像转换成可供储存和加工的电信号，主要由完成光电转换的CMOS 和读写电路两部分构成。
（2）使用 WLCSP+TSV 可有效降低中低端CIS 封装成本，目前在500 万像素以下的CIS 封装领域已经取代传统CSP 封装成为主流技术，在800 万像素以上的应用领域仍以COB 封装为主。
CIS 根据读写电路层和CMOS 感光器件的相对位置可分为前照式（FSI）和背照式（BSI）两种，对于500 万像素以下的摄像头而言，FSI 成本优势显著，更适合中低端应用；
BSI 的读写电路位于CMOS 的下方，虽然能使金属层和光线分立，感光效果较好，但需要研磨晶圆至足够薄以使光线能够透过硅沉底到达CMOS（大约为传统CMOS 的1/100），该工艺环节加工费很高，不利于中低端摄像头控制成本；
FSI 的读写电路层位于CMOS 的上方，封装时必须将I/O 信号从芯片正面焊盘引到基板背面，再生长Bumping 完成封装，而TSV 是目前可靠性和经济性优的芯片内部垂直互连方案。
图：影像传感器的两种结构：FSI和BSI
WLCSP 先在整片进行晶圆上封装、测试，再切割成尺寸与裸片完全一致的芯片成品，达到了小型化的极限（封装效率接近100%），符合消费类电子产品轻、小、短、薄化的市场趋势，其封装成本的优势随着晶圆尺寸的增大和芯片尺寸的减小而更加明显。
6、TSV
技术引领 DRAM 存储器3D 设计发展潮流
（1）带宽和功耗是驱动消费电子 DRAM 设计的核心指标，处理器和屏幕分辨率不断提升以及应用软件消耗系统资源升级对移动DRAM 的带宽提出了更高的要求，功耗也是设计时必须考虑的问题，DRAM 数据读写功率下降对延长电池续航时间意义重大。
手持设备使用集成显卡，需要和CPU 共享内存，为保证手机/平板的使用流畅性，CPU 需要通过高带宽DRAM 及时写入屏幕图像数据，苹果称每100 万像素提供4GB/s 带宽可保证基本流畅性，目前iPad
3 中使用的 DRAM 峰值带宽在13GB/s 左右；
图：iPhone/iPad
内置DRAM带宽发展趋势，GB/s
智能手机满负荷运行时DRAM 可以消耗25%的电能。
（2）3D 堆叠式DRAM 由多层（4-8 层）DRAM 晶粒堆叠起来，各层DRAM 共用位于一块低层和基板相连的内存控制逻辑电路，由于采用高密度封装和宽 I/O 引脚设计，相比传统DDR 和LPDDR 内存具有更高的数据带宽以及更小的单位带宽功耗，是在保持芯片小型化条件下解决移动内存带宽和功耗问题的优方案。
图：3D
堆叠式DRAM结构图
TSV 硅通孔实现了各层DRAM 之间以及DRAM 和内存控制逻辑间的直接内部互连，避免了模块电路间外部走线，减小了信号延迟，从而提高了DRAM 工作频率，堆叠的DRAM 使整个内存的位宽更大（JEDEC 为移动DRAM 制定的宽I/O 标准中规定数据接口为512位），工作频率和位宽的双重改善大幅增加了3D
DRAM 的带宽；
在纳米级制程下，晶体管工作电压和驱动电流下降，晶体管功耗在整个IC 功耗中的占比下降，而互连线宽度和间距减小导致其阻抗增加和耦合电容现象，互连线功耗成为芯片功耗的来源，3D 堆叠 DRAM由于使用了TSV 技术避免了传统金属互连，单位带宽功耗降低；
混合存储立方（HMC）是由美光和三星共同研发，使用TSV 和Bumping 技术实现3D 封装的DRAM 产品，随着三星、美光、ARM、IBM、Altera、海力士等半导体巨头纷纷加盟HMC 联盟，该技术有望成为行业标准，目前HMC 带宽为160GB/s，大大高于新LPDDR4存储器的25.6GB/s，HMC 相比LPDDR3 功耗降低70%。
（3）全球手机和平板用 DRAM 市场规模逐年增加，预计2017 年将达150 亿美元，按IC 封装费用在IC 售价中占比20%测算并假设3D DRAM 渗透率为30%，2017 年3D DRAM 封装行业产值规模为9 亿美元。
图： 智能手持设备
DRAM市场规模（手机+平板），百万美元
四、产业链核心公司
1、长电科技：国内封装龙头，综合封装能力优势大
（1）长电科技是大陆半导体封装规模大的封装厂商
公司 2013 年收入51 亿元。
（2）公司全面布局 Bump/WLCSP/SiP/FC/TSV/CopperPillar 等封装技术
2013 年公司实现WLCSP 高端产品出货量18 亿颗，8/12 英寸Bumping 69 万片次；
公司 2013 年建成12 英寸Cooper Pillar 生产线，进入量产阶段；
公司已经将Flip Chip+TSV 技术引入LED 封装，封装成本比传统SMD技术下降一半，有望进入全球LED 大厂供应链。
（3）公司联姻中芯国际，有望承接其国内外优质客户
2014 年2 月，公司同中芯国际合作，共同投资建立有12 英寸Copper Pillar 加工及配套测试能力的合资公司，长电科技占合资公司49%股份。
2、华天科技：WLSCP/TSV
放量，积极布局高端Bumping
（1）华天科技成专注从事于半导体封测业务，经过十几年发展形成了传统封装、中高端封装、封装的产品梯队。
（2）昆山子公司西钛微电子 WlCSP+TSVCIS 封装放量确定。
昆山子公司（原昆山西钛微电子）成立于2008 年6 月，主要从事基于Tesserra的TSV 技术进行WLCSP 封装，其TSV 封装处于国际水平，良率达97%；
昆山子公司2013 年产能1.2 万片/月，营业收入7.56 亿，扭亏为盈，实现净利润3242 万元，2014 年扩产至月产能1.8 万片（8 寸）；
受益于 CIS、指纹识别等下游需求旺盛，公司WLCSP+TSV 封装放量确定。
（3）西安子公司移动芯片封装产能将继续释放。
2010 年公司定向募集8.34 亿元，用于高端封装和测试项目改造；
幕投项目2012 年开始盈利，并且成功拓展了高通、展讯等大客户；
西安子公司2013 年实现收入4.72 亿元，净利润5136 万元，同比分别增长98%、143%，移动终端市场需求稳定增长，公司移动芯片封装产能将继续释放。
（4）公司引进高端技术人才，积极布局高端Bumping（Copper
Pillar）封装，将是公司未来新的增长领域。
3、硕贝德：晶圆级封装下半年投产，手机光学组件新贵
(1)公司主要从事无线通信终端天线的研发、生产和销售，产品为手机天线、笔记本天线、NFC 天线、LDS 天线、双色注塑天线等，主要客户包括TCL、联想、三星、Coxon
Prescise Industrial、中兴通讯等。
2014 年一季度营业收入1.37 亿，同比增长65.4%，归属于母公司所有者净利润715.63 万，同比增长71.03%；
新产品 LDS 天线和双色注塑天线进入量产阶段，均已通过三星供应商认证，为公司带来新的利润增长点。
(2)2013 年9 月公司出资6300 万元收购苏州科阳光电56.76%的股份，积极布局半导体封装领域，目前科阳光电厂房已建设完工，设备安装完毕，预计下半年可为1-2 个客户批量供货。
投资 WLCSP+TSV 生产线一条，用于CMOS 影像传感器封装，产能12 万片/年，目前晶圆级封装价格约2000 元/片，假设净利率15%，公司满产后年营收达到2.4 亿，归属母公司净利润2043万；
(3)2014 年1 月公告宣布公司出资4326 万与关联方共同投资凯尔光电，公司持股61.8%，投资主要用于对凯尔光电原有生产线的升级改造和手机摄像头模组生产线的建设。
(4)凭借在 COMS 芯片晶圆级封装和手机摄像头模组的布局，公司完成了手机光学组件的产业链整合，从低货值量市场（天线10-15 元每部手机）进入高货值量市场（光学组件合计超过100 元每部手机）。
4、太极实业：将享受下一个
5 年合同的订单盛宴
(1)太极实业是DRAM 封装厂商。
公司传统主营业务是帆布类化工产品，业务占比逐年下降，2013 年收入占比为15%；
2009 年11 月，太极实业与韩国海力士合资成立海太半导体公司，专门给母公司从业DRAM 封测和模组业务；2013 年公司半导体业务收入占比达85%；
2013 年公司封装、封装测试、模组高产量分别达4.31 亿颗/月（1GEq），3.47 亿颗/月（1GEq），411 万条/月（unit），其封装出货份额占海力士50%产能，占全球DRAM 产能13%，对全球DRAM封装供应有重要影响。
(2)公司有望享受下一个 5 年合同的订单盛宴。
根据协议，海太半导体成立5 年内，排他性地为海力士及其关联公司提供DRAM 封测和模组服务，采取的是全部成本+固定收益的分配模式；
——无锡世迈科技检测系统解决方案——
无锡世迈科技为您提供奥林巴斯工业显微镜设备及配件，适应新产品、新工艺需求的设备。
热线电话：13601489565
官网网址：http://www.smatech.com.cn
邮箱：sally_sheng@smatech.com.cn
| 
